ECL逻辑电平设计 环球速看

一，ECL逻辑电平

由于TTL电路的晶体管（BJT）在电压转换过程中分别工作在“饱和状态”和“截止状态”，使得切换速度受到了很大的限制（PN结大电流模式下，存在较大的扩散电容，导致反向恢复时间较长，具体参考《关于PN结的那些事》和《三极管基础》相关章节内容）；虽然STTL电路采用了肖特基钳位晶体管和新工艺，抑制了晶体管的过饱和及寄生电容，使得电路的速度进一步得到了提升，但仍然没有完全摆脱“饱和”这一工作状态。

ECL结构输出的工作原理，我们已在《逻辑门电路高速特性》中做了部分介绍；ECL电路（Emitter Coupled Logic）：发射极耦合逻辑电路与TTL/CMOS不同，是一种非饱和型的数字逻辑电路。如下图所示，其电路内部的晶体管（BJT）工作在线性区（非饱和区）或截止区，从根本上消除了限制速度提高的少数载流子的存储时间（无扩散电容，反向恢复时间短）。因此，它是现有各种逻辑电路中速度最快的电路形式，电路平均延时可以做到亚ns级别。

(资料图片仅供参考)

1，ECL基本电路结构

典型的基本ECL门电路（单端）的输出结构由三部分组成：差分放大器输入电路，温度－电压补偿偏压网络以及射极跟随器输出电路；具体结构如下图所示。

差分放大器输入电路（射极耦合电流开关）：由T1A、T1B、T2管、Rc1、Rc2和RE组成了射极耦合电流开关，这是ECL电路的核心部分，其中T2管为定偏管，从Vc1和Vc2获得或/或非输出；

1, 关于VNOR管脚输出电平的分析：

（1）A或B为高电平时：Vc1为低电平，T3被关断， T3输出输出端下拉至VEE；

（2）A和B都为低电平时：Vc1为低电平， T3导通，T3输出端上拉至Vcc；

（3）可得T3端管脚输出电平逻辑关系：VNOR = /(A+B)。

2, 关于VOR管脚输出电平的分析：

（1）A或B为高电平， T1A或T1B被打开，其电流通过电阻RE至VEE，此时T2的E极与VEE之间产生一个压降（即VE ＞VEE），T2管的VBE （VBB和VE电压）不足以将T2打开，Vc2为高电平，T4导通，T4输出端上拉至Vcc；

（2）A和B都为低电平时，T4输出端才为低电平，T2的E极电压为VEE，T2管导通，Vc2为低电平，T4关断，T4输出端下拉至VEE；

（3）得T4端管脚输出电平逻辑关系：VOR = A+B。

——根据输入T1导通或T2导通，构成电流开关。

温度－电压补偿偏压网络（参考电压源）：由T5、D1、D2、R1~R3构成参考电压源，为T2提供固定的基极偏置电压VBB；

——VBB电压是判断T2是否能打开的关键，需要在不同电压以及温度下实现一个稳定的偏置。

射极跟随器输出电路（射极开路输出）：T3、T4为射极开路的射极输出器，作为电路的输出级，解决输入与输出电平匹配问题；射极跟随器的作用如下：

——不论是T3或则T4导通，所形成的发射极电流IE都很接近，该电流受Vc1和Vc2控制，就像一个电流开关。

1, 保持输出相位不变，逻辑关系不变；

2, 实现输出电平的位移，防止输入晶体管饱和，使输入、输出电平匹配；

3, 射极跟随器输出阻抗低，提高了负载能力。

2，ECL电平分析

如之前章节所述，一般情况下ECL电路的负电源为-5.2V，而Vcc为GND（0V）；其典型逻辑低电平VOL ≈ -1.72V，逻辑高电平VOH ≈ -0.88V，而VBB ≈ -1.30V为逻辑电平的中间值；VIH ≈ -1.24V，VIL ≈ -1.36V。

当输入端从-1.72V跳变为-0.88V（由0变为1），Vc1由0V变为-0.88V，而此时Vc2由-0.88V变为0V（由0变为1），即定偏管T2同相输出；如下图所示。

——T1和T2起到了反相器的作用。

随着技术的发展，又出现了LVECL逻辑电平器件，它是将电源由VEE = -5.2V调整为 -3.3V 或者是 -2.5V，这样做的目的是降低器件的功耗，利于电路设计的器件的互连。由于Vcc电平为地电平（0V）未变，而其它的电平是相对于此电平的，所以其他的电平值（VBB、VOH、VOL、VIH、VIL）也都没有改变。

3，ECL电路特性

ECL 电路是根据高速噪声数字的应用要求设计的，它具有以下独特的优点：

速度快：这是高速数字系统设计者广泛采用ECL电路的一个重要原因，ECL基本门电路的典型传输延迟时间已达到亚ns量级；

——ECL系统与等效的TTL系统相比，其工作速度至少快一倍以上。

逻辑功能强：ECL电路能提供互补逻辑输出，这样不仅可以节省系统所用的组件数，减小系统功耗，而且由于互补逻辑输出具有相同的传输延迟时间，因此可以消除一般逻辑电路中为产生互补逻辑功能而设置反相器所增加的时间延迟，进而提高了系统的速度；驱动能力很强，扇出能力高：ECL电路是射极跟随器输出，驱动能力很强；

——其输入阻抗高（约10KΩ），输出阻抗低（约7Ω），允许电路有很高的扇出能力。

噪声低：系统噪声的大小直接与噪声源的能量、逻辑的消噪性能和互连线的阻抗等有关。就噪声的产生来说，ECL电路的内部噪声较小；便于数据传输：ECL电路具有互补、大电流驱动能力输出，特别适合于以差分方式驱动和接收传输线上的信号；ECL电路的差分线接收器具有1V或者更大的共态噪声抑制能力；

——相比于单端信号，串扰耦合到差分线（紧耦合）上的噪声一般都是等同地出现在该差分线的每条线上（具体原理参考：《特殊的串扰-差分信号》相关章节），而接收器只响应两条线上的电压差，所以可大大抑制引线串扰的影响，从而易于实现远距离的数据传输。

——驱动同轴电缆时，其距离只受电缆频带宽度的限制，而且可以改善系统的性能，驱动双绞线的长度可以在约 300m( 1000f t) 以上，并且较同轴电缆经济。

但ECL逻辑门电路在工作过程中：1，晶体管（BJT）工作在线性区；2，每对开关管是轮流导通的，对整个电路结构来说没有“截止”状态；ECL电路结构相对TTL来说损耗更大（传输功耗更高）。从某种意义上来说，ECL电路开关速度的提高是以牺牲功耗换取来的。

二，PECL/LVPECL 逻辑电平

ECL电路中采用了负电源（-5.2V），显然这与我们现在的一般硬件电源系统不匹配。所以如果去掉ECL电路中的负电源，采用正电源系统（+5V），那么我们就可以将Vcc接至+5V，而VEE接至GND；这样的电平被称为PECL：Positive Emitter Coupled Logic。那如果将Vcc改为+3.3V，那么就称为LVPECL。当然，此时的高、低电平的定义是不同的。

如下图所示，左侧为差分ECL电路，右侧为PECL电路；虽然只是将负电源改为了正电源，但其结构发生了很大的变化。

输入端：PECL电路直接是差分输入的形式与差分ECL电路类似；而非ECL电路的取或非和或的结构；

——可能源于ECL的优势在于差分信号上，所以PECL直接定位为差分而无单端应用场景。

PECL电路取消了温度-电压补偿网络，增加了50Ω端接至Vcc-2V电压。

——如下右图所示，当T1端输入为高（VIHmax = Vcc-1.16），为使得T1不进入饱和区，则T1的集电极（C极）电压最小为VCC-1.3V（VBB = Vcc– 1.3V），为了使输出的三极管T4不进入截止区，则其偏置电压不应大于VCC-2V（T4的VBE = 0.7V），偏置电压取VCC-2V是为了避免器件功耗过大。

——PECL输出电平平均值VBB ≈ 3.7V（即Vcc – 1.3V），所以端接50Ω至Vcc-2V时输出的直流约14mA。

1，PECL/LVPECL电平特点

PECL由于采用了单正电源系统，所以应用比ECL更加广泛，而LVPECL使用3.3V或更低电压电源供电，相比更具有低功耗的优势。PECL电平电压参数如下图所示。

对于PECL电平，其各电压参数如下：

1, Vcc = 5V，VEE = 0V，VBB ≈ 3.7V；

2, VOH ≈ 4.12V，VOL ≈ 3.28V；

3, VIH ≈ 3.76V，VIL ≈ 3.64V。

对于LVPECL 电平，其各电压参数如下：

1, Vcc = 3.3V，VEE = 0V，VBB ≈ 2.0V；

2, VOH ≈ 2.42V，VOL ≈ 1.58V；

3, VIH ≈ 2.06V，VIL ≈ 1.94V。

2，ECL/PECL/LVPECL电路匹配2.1 ECL电路匹配

ECL/PECL/LVPECL电路是发射极耦合电路，需要在外部线路上提供一个电流通路（终端并联匹配）；ECL采用的是负电源电压供电，有两种匹配方案：

如下左图所示，采用R1//R2的戴维南匹配的方案：

1, 分压电平：R2/(R1+R2) *(-5.2V) = -2.0V；

2, 为了传输线阻抗匹配，必须使得Z0 = R1//R2，如下右图所示。

如下图所示，将R1//R2的方式改为单个电阻R；

1, 直接将R连接至-2.0V；

——需要由单独的-2.0V供电电源。

2, 同样为了保持传输线的阻抗匹配，必须使得R = Z0。

上面两种匹配方式，从功能上来分析是完全等价的，只是第二种匹配方式需要额外的-2.0V电源，所以这种方式并不常用；

——对于第二种匹配方式，大家是否有种熟悉的感觉？在DDR总线的地址和控制线上，我们会上拉到VTT电源上，但有时又会采用分立上下拉电阻的方式；这是什么原因呢？

对于ECL差分信号的匹配，如下图所示；对于松耦合的差分线（即Zdiff = 2Z0）来说，取R = 2Z0，保证差分线的阻抗匹配（忘记了的胖友们哪，你是忘了金斧头还是银斧头哪？捡金斧头的请回翻《特殊的串扰-差分信号》相关章节；多回顾才能有更深的理解和收获，才能将所有的知识内容串起来）；R1则需要保证ECL电路输出的偏置电流。

2.2 PECL/LVPECL电路匹配

PECL/LVPECL电路的电路匹配方式如下图所示，总共有两种匹配方式：直流耦合和交流耦合；图中只画了差分对中的一条。

两种耦合方式（直流和交流）的终端戴维南匹配电阻尽量与理想50Ω匹配（单端，如果是差分对之间就需要是Zdiff），以消除反射；

1, 该50Ω终端电阻尽量靠近PECL输入端；

2, 直流偏置电平为Vcc -1.3V。

如果收发端的PECL电平中有存在非标准电平的情况，那么最好采用交流耦合的方式，以隔离直流电流；

——非标准PECL的直流偏置电平可能不是Vcc-1.3V。

如上左图所示，PECL直流耦合方式中终端匹配接至Vcc-2V电压，这主要是由两个原因：

1, 如上所述Vcc-2V和VEE（直流偏置电平：Vcc-1.3V）之间相差0.7V（刚好维持导通状态），可以尽量减小发送端器件的功率消耗；

2, 即使最坏情况下，也尽量保证输出驱动电路不进入截止模式。

如上右图所示，采用交流耦合方式，输出电路与输入电路之间增加了一个交流耦合电容，这改变了直流耦合的戴维南等效电路；

1, PECL输出端，发射极开路晶体管（BJT）需要一条到地的直流通路，于是增加了130Ω的电阻（LVPECL，对于PECL来说需要240Ω），其电流大约为15mA；

2, PECL输入端，没有直流电流从输出端流过交流耦合电容并进入PECL输入端，终端匹配电压：Vcc-1.3V成为了耦合电容右侧电路的偏置电压。

接下来我们看下完整的PECL/LVPECL差分对的匹配电路；

如下左图所示为直流匹配，根据上述分析，必须要满足两个条件：VccR2/(R1+R2) = Vcc -2V，R1//R2 = R1R2/(R1+R2) = 50Ω；

1, 对于PECL电路Vcc = 5V，我们可以计算得到：R1 = 83Ω，R2 = 125Ω；

2, 对于LVPECL电路Vcc = 3.3V，我们可以计算得到：R1 = 125Ω，R2 =83Ω。

如下右图所示为交流匹配，根据上述分析，同样需满足两个条件：VccR3/(R3+R2) = Vcc -1.3V，R3//R2 = R3R2/(R3+R2) = 50Ω。

1, 对于PECL电路Vcc = 5V，我们可以计算得到：R2 = 68Ω，R3 = 193Ω；

——R1为PECL射极输出电路提供输出到地的通路，如上所述PECL（+5V）时取R1 = 240Ω，流过R1的电流约为15mA。

2, 对于LVPECL电路Vcc = 3.3V，我们可以计算得到：R2 = 83Ω，R3 = 125Ω。

——R1为LVPECL射极输出电路提供输出到地的通路，如上所述LVPECL（+3.3V）时取R1 = 130Ω，流过R1的电流约为15mA。

2.3 PECL-LVPECL之间的电路匹配

PECL到LVPECL的电路匹配也可以分为直流耦合和交流耦合两种。

如下左图所示为直流匹配电路图；

1, 在A点需要满足PECL输出要求：R1//(R2+R3) = 50Ω，5*(R2+R3)/(R1+R2+R3) = 3V；计算可得，R1 = 83Ω，R2+R3 = 125Ω；

2, 在B点其交流摆幅需满足：Vbac= Vaac*R3/(R2+R3)，其中0.575

——将R2和R3代入Vbac和Vaac的转换公式，可得到Vbacmax = 0.522V，Vbacmin = 0.3128V，满足LVPECL的规格要求。

如上右图为交流匹配电路图，采用AC耦合就将输出与输入端的直流进行了隔离；

1, R2和R3需满足：R2//R3 = 50Ω，3.3V*R3/(R2+R3) = 2.0V；可得R2 = 83Ω，R3 = 130Ω；

2, R1同样是作为PECL的输出对地通路，我们已经知道PECL时R1 = 240Ω。

那么从LVPECL到PECL的电路匹配呢？我们一般采用交流（AC）耦合方式（直流耦合方式的电平不够高）。如下图所示；

R2和R3需满足：R2//R3 = 50Ω，5V*R3/(R2+R3) = 3.7V；可得R2 = 68Ω，R3 = 193Ω；R1作为LVPECL的输出对地通路， R1 =130Ω。3，ECL系列逻辑电平特点ECL电平逻辑的输出阻抗低（6~8Ω）输入阻抗高，所以驱动能力特别强；可以支持远距离的传输，背板以及长线缆传输基本上使用的ECL电平；

——可以驱动50Ω~130Ω特征阻抗的传输线而交流特性没有明显的改变；

ECL器件相比于TTL/COM器件对温度和电压的变化更不敏感，所以ECL时钟驱动器的各路时钟并发性更好，Skew更小（Skew是指不同路时钟互相之间的抖动）；相比于LVDS，ECL可以支持更高速率；LVDS一般用在1.5GHz以下的场合，而ECL可以支持高于10GHz的应用，在所有数字电路中，ECL的工作速率最高，延时小于1ns；

——在高于5GHz的应用中，基本上就是CML和ECL电平。

ECL对传输阻抗的适应性更好（可以根据传输线阻抗进行不同分压设计），LVDS属于电流型驱动，其终端100Ω电阻兼有产生电压的作用；所以为了不改变信号摆幅，终端电阻必须选择100Ω，而为了保证良好的信号完整性，LVDS的传输线阻抗必须设计为50Ω；否则容易产生不必要的反射；ECL电路的缺点也很明显：

1, 功耗大；

2, 噪声容限小，抗干扰能力弱；

——逻辑摆幅800mV，噪声容限200mV；ECL的高性能是用高功耗、低噪声容限为代价换来的。

4，ECL系列器件使用原则使 TTL 信号和 ECL 信号线相距一定距离（A > 8*h（信号线与回流平面间距）），减小直接串扰；

——ECL信号噪声容限较低，比较容易受到串扰的影响。

若使用＋5V TTL和-5.2V ECL，必须增加一个地平面做隔离，可以减小 TTL 噪声泄漏到 ECL 系统；对 ECL/PECL 信号和其它信号比如 TTL 信号，最好能使用不同的走线层，如果因为设计限制必须使用同一层走线，ECL/PECL 信号和 TTL 信号的距离应该足够远，应该大于5 倍差分线间距。若使用+5V 的TTL 和 ECL，最好将+5V 平面（非地平面）一分为二，使 PCB分割为 TTL 和 ECL 的不同区域；

——注意不要有长线穿越两个+5V 区域的边界，同时在两个+5V 平面用电流量足够大的 1μH 电感串接，可以减小 TTL 噪声进入 ECL 系统。

ECL接口的无用输入端口应悬空；

——若要接为高电平，不能直接接到 VCC（除非器件资料特别说明），必需通过电阻网络分压或通过二极管压降来满足输入不超过 VIHmax，或通过别的无用输出来实现。

ECL单端输出：无用输出脚应悬空；若对于ECL互补输出：如果两者都未用，两者都应悬空，如果其中之一被用，另一脚应该被端接；终端匹配元件一定要放在最靠近传输线末端的地方；集总参数电路，增加阻尼、降低 Q 值可防止振荡；对于2.5V LVPECL，3.3V LVPECL 和 5V PECL 电平之间的连接，最好通过 0.1uf /0.01uf 的电容交流耦合，否则有可能击穿LVPECL 接口。写在最后

LVPECL是我们在高速信号传输中最常用的电平；由于其驱动能力强、传输距离远，抖动小等优点，一般要求较高的高频时钟信号（>100MHz）采用LVPECL电平比较多。

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